专利名称：一种利用cmos晶体管设计的模拟概率同或门电路的制作方法一种利用CMOS晶体管设计的模拟概率同或门电路本发明涉及一种应用于集成电路设计中的概率计算电路，特别是一种利用CMOS晶体管设计的模拟概率同或门电路。

技术领域：

本发明涉及信号与信息处理及集成电路设计领域。[背景4支术]在数字通信系统中，为了克服信道千扰，一般都采用纠错码编解码器。纠错码的解码从数学角度看有代数解码和概率解码两种方式。从电路实现形式上看一般都采用数字电路实现纠错码解码器。数字电路与代数解码配合得很好，但对于概率解码用数字电路实现起来比较复杂。用模拟电路实现纠错码的解码，其数学基础是概率解码算法，动机主要有以下几方面一是随着通信速率的提高，用数字电路实现的纠错码解码器越来越不能满足速度的要求，需要充分利用模拟电路高速的优势；二是由于通信中特别是移动通信中要求低功耗，需要通过新型的电路设计减少电路功耗。三是一直以来，我们都知道代数编解码理论与数字VLSI之间配合得很好。通用的数字电路(二进制存储单元和逻辑门)适于有限域的代数运算。然而，这种配合在类似于维特比解码中所用的概率解码技术中却不合适。事实上，实现高速的维特比解码器要比相同比特率的BCH解码器大相当多的芯片面积。这种情况在Turbo码和低密度校验码中更加突出。首先，维特比解码中的最小和算法被和积算法取代，特别是等同于贝叶斯网络中的概率传播，更加不适合于数字电路的实现。其次，解码有迭代过程(相同的计算重复多次)，使得要进行很多的操作，用数字电路实现很繁瑣。因此需要考虑用模拟电路实现概率解码，关键是基于合适的算法和设计相应的单元模拟电路。和积算法适于用模拟VLSI实现，这种模拟解码器的主要优点是迭代没有了，解码器是一个异步的电子网络，速度快，功耗低。本发明的优点是，基于和积算法设计了一种采用M0S管的模拟概率同或门单元电路，利用这个单元电路以及其它种类的概率门电路可以构造Turbo码，巻积格码，低密度校验码等类似码的模拟解码器。一般而言，模拟电路对晶体管的偏差敏感，易受噪声的干扰，受温度的影响，电路设计复杂。但如果充分利用晶体管的非线性，通过系统设计，达到整体的精确，而局部或单个晶体管的不精确，并不影响整个电路工作的精确性。同时由于是直接把和积算法映射到晶体管电路，电路本身具有相应的网格结构，便于模块化设计，减少了模拟概率解码器的LSI实现的设计复杂程度，为解码器的实用化创造了条件。

[发明内容]本发明的内容是利用M0S晶体管处于亚阈值模式时的特性，设计出用于概率传播计算的各种概率门电路。概率同或门与数字电路中的逻辑同或门相对应，逻辑同或门的输入输出是代表逻辑值0或1的电压信号，概率同或门的是输入输出是代表概率值的电流信号。代数解码器首先要把接收的解调信号(代表0,1值的实际波形信号，也称为软比特信号)，通过判决电路，判决出是O或l,以电压形式输出，称为硬比特信号，再通过各种数字逻辑电路，进行解码。缺点是判决时仅利用采样点进行判决，存在误差，解(译)码速度慢，功耗大，且对于需要迭代译码时，用数字电路不易实现。概率译码是直接利用接收到的软比特信号进行通过概率门进行概率计算实现译码，译码完成后，再利用判决电路，判决出硬比特信号，提供给后级的数字电路。概率译码采用模拟电路实现，计算时类似于滤波电路，速度快，功耗低，对于迭代计算容易实现，且抗干扰能力不比相应的数字电路差。概率同或门可形成固定的模块，在设计译码电路时可像利用逻辑同或门设计数字电路一样方便，克服了模拟电路设计烦瑣的弊端。[具体实施方式]本发明的目的是通过以下技术方案实现的主要由电流输入、输出电路和模拟乘法器电路等组成。利用输入、输出的电流值大小代表输入、输出的概率值，通过电路的不同结构形式实现概率的同或计算。利用MOS晶体管晶体管，设计了代表A路、B路的电流输入电路，代表F路的电流输出电路，以及利用电流值进行概率同或计算的模拟电路。在功能上实现输出的概率值是两路输入概率值的同或结果。本发明的优点是1.模拟乘法器单元的M0S管工作于亚阅值状态，电压和电流之间具有类似于双极性三极管的指数特性。实现乘法的电路结构简单，利用一个M0S管就可实现两路电流的乘法关系。2.由于是利用单管实现乘法计算，在芯片设计时，占用的芯片面积小，设计相对简单，便于大规模集成电路的实现。3.当M0S管工作于亚阈值状态时，工作电流极小，电路的功耗极低，在通信电路的芯片设计，特别是移动通信电路芯片设计时，功耗低具有特别重要的意义，在某些场合，低功耗是必须的要求，减少整机的耗电，具有很大的实用价值。4.本发明设计的模拟概率同或门电路的输入、输出接口采用的是威尔逊电流源电路，与普通的电流源电路相比，具有更高的电流复制精度，同时采用电流源电路设计便于各种概率门电路之间的互联，便于设计大规模的模拟解码器芯片电路。5.本发明设计的模拟概率同或门电路是通用的模拟概率计算电路，可广泛应用于Turbo码，巻积格码，低密度校验码等类似码的模拟解码器设计中。6.利用本发明设计的模拟概率同或门电路实现的模拟解码器属于软判决译码器，与传统的数字电路实现的硬判决译码器相比，在相同信噪比的条件下，具有2_3dB的软判决译码增益。或者在相同的译码增益条件下，具有更低的误码率。7.目前神经网络电路设计大多采用模拟电路实现，本发明设计的模拟概率门电路也可应用于神经网络芯片设计中。附图i兌明I下面结合附图和实施例进一步详细说明图1为本发明框图。本发明模拟概率同或门电路的工作过程是两路输入分别为A路和B路，每路输入有两个端口，以电流的形式分别代表了该路信号为逻辑0或1的概率值，输出电路为F路，也有两个端口，以电流的形式代表了输出为逻辑0或1的概率值，输入四路电流信号，利用M0S管指数特性实现乘加关系，使输出的两路电流分别等于输入电流的计算结果，在功能上实现概率值的同或运算，同时在输入、输出采用威尔逊电流源电路，便于与其它模拟概率门电路的级联，可实现大规模的模拟解码芯片设计以及其它神经网络芯片的设计。图2为本发明电路原理图。图中符号说明如下Ml-M6—六个NMOS管，六个乘法计算单元。M7-M9—三个NMOS管，构成威尔逊电流镜电路。M10-M12—三个NMOS管，构成威尔逊电流镜电路。M13-M15—三个PMOS管，构成威尔逊电流镜电路。M16-M18—三个PMOS管，构成威尔逊电流镜电路。VCC—正电源V1-V4—四个点的工作电压A-/4—四条线上的工作电流/。0—A路输入信息为0的概率电流值/。,一A路输入信息为1的概率电流值/A。一B路输入信息为0的概率电流值/A1—B路输入信息为1的概率电流值F路输出信息为0的概率电流值'/o-F路输出信息为1的概率电流值在图2中，M6六个NMOS管构成六个乘法计算单元，都是工作在亚阈值状态，因此其电流、电压具有下列的指数关系'DOf『)-&.|(卜《*)-(丄J1—e々,*'6化(1)式中^是阈值电压，^=/:r，/。。和常数"是工艺参数，其典型值分别为/。《20"，n1.5。在式(l)中，当^s〉3J^时，e—^"项可以忽略。分析(19)(20)式与数字电路里同或门(/=a〇6)的形式相似，因而可称为概率同或门。但二者有本质的区另iJ,数字同或门的输入输出是O或1的逻辑值，而这里的概率同或门的输入输出是以电流形式表现的概率值(是小于1的非负实数)。M7-M9三个NMOS管以及M10-M12、M13-M15、M16-M18、M19-M21、M22-M24分别构成六组威尔逊电流镜电路，构成模拟概率同或门电路的在输入输出部分。采用威尔逊电流镜电路不仅便于各种概率门电路之间的级联，而且与简单的两管电流镜相比，可以提高电流镜的电流复制精度，具有更强的电路抗干扰能力。VCC为正电源，电压可为5V或3V。权利要求1.一种名为利用CMOS(互补-金属-氧化物-半导体)晶体管设计的模拟概率同或门电路。主要由电流输入、输出电路和模拟乘法器电路等组成。利用输入、输出的电流值大小代表输入、输出的概率值，通过电路的不同结构形式实现概率的同或计算。其特征在于利用CMOS晶体管，设计了代表A路、B路的电流输入电路，代表F路的电流输出电路，以及利用电流值进行概率同或计算的模拟电路。在功能上实现输出的概率值是两路输入概率值的同或结果。形式上类似于数字电路中的逻辑同或门。但二者有本质的不同，概率同或门的输入输出信号是代表概率值的电流信号，数字同或门的输入输出是代表逻辑值0或1的电压信号。概率同或门可广泛用于电子神经网络计算和数字通信领域里的信道解码计算以及其它需要概率计算的芯片设计中，是模块化的电路结构，便于设计与级联。利用模拟电路的特性实现概率计算，比采用数字电路，在速度上或功耗上可提高两个数量级。2.根据权利要求1所述的利用CMOS晶体管设计的模拟概率同或门电路，其特征在于输入输出电路采用威尔逊电流镜电路，不仅使电流的复制精度高，同时提高了电路的抗干扰能力。3.根据权利要求1所述的利用CMOS晶体管设计的模拟概率同或门电路，其特征在于利用CMOS晶体管工作在亚阈值状态的特性，实现了新型的模拟乘法器电路，采用的CMOS晶体管少，工作电流极小，电路功耗小。4.根据权利要求1所述的利用CMOS晶体管设计的模拟概率同或门电路，其特征在于概率同或运算时所用的加法计算，采用电流线与相加的方式，不仅减少了晶体管，而且电路工作可靠稳定。5.根据权利要求1所述的利用CMOS晶体管设计的模拟概率同或门电路，其特征在于本电路作为模块化电路，在与其它概率门电路级联时，采用电流镜级联方式，简单方便，便于大规模集成电路的设计。全文摘要一种利用CMOS晶体管设计的模拟概率同或门电路。主要由电流镜电路和模拟乘法器电路组成。利用输入、输出的电流值大小代表输入、输出的概率值，通过电路的不同结构形式实现概率的同或计算，本概率同或门电路可应用于电子神经网络计算和数字通信领域里的信道解码计算。使得这些计算在速度、功耗两方面比采用传统的数字逻辑门电路提高两个数量级。本电路是模块化电路，可广泛应用生物、数字通信以及其它需要概率计算的芯片设计中。

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